基于L64724的卫星解码机顶盒设计

原作者:[标签:作者] 添加时间:2007-06-28 原文发表时间:2007-06-29 人气:1

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1 概述

　　数字压缩技术的发展，为卫星数字视频广播提供了有力的技术支持。目前虽然尚未形成全球公认的标准，但欧洲DVB-S的提出，无疑是一种可资参考的方案。 L64724正是基于这一标准由LSI公司推出的一种性能较全面的数字视频卫星解码芯片。

　　对系统设计者来讲，L64724能以最低的成本实现最大集成度和灵活性，而且在使用时外接元件最少。

　　2 性能特点

　　L64724具有以下特性：

●可支持DVB和DSS系统；

●BPSK/QPSK速率可达45兆波特；

●内有滚降系数为20%和35%的平方根升余弦匹配滤波器；

●具有可工作在1～45兆波特之间的反失真滤器，无须切换至外接SAM或低通滤波器；

●可在片进行数字时钟同步和数字载波同步；

●能通过芯片上的微控制器自动获取解调模式和调谐控制；

●可用集成锁相环保证时钟同步；

●具有快速信道切换模式；

●内含自动增益控制电源；

●内含可编程维特比译码模块，包括1/2，2/3，3/4，5/6，6/7，7/8等各种速率，并能实现自动同步；

●内含（204/188），（146/130）RS译码器；

●可编程实现解交织、RS译码和解扰的同步；

●对信道性能检测可自动监控；

●卷积解交织的深度为12；

●其串行主机接口与LSI逻辑串行控制总线接口兼容；

●具有降压模式。

　　3 L64724的内部结构和引脚说明

　　3.1 内部结构

　　图1所示是L64724的内部功能图，它主要包含两个模块：BPSK/QPSK解调器和FEC译码器。图1中，数据和地址总线以上的部分为BPSK/QPSK解调器，以下为FEC译码器。

　　BPSK/QPSK解调器是从相位解调制的模拟信号中抽取数字信号。

　　FEC译码模块是一个完整的采用维特比内码和RS外码的前向纠错译码器。该译码器包含了所有可能的同步，以及解交织和解扰功能。

　　3.2 封装及管脚说明

　　L64724有100-脚PQFP和80-脚TQFP两种封装形式。表1所列是常用的关键管脚说明。

　　4 L64714的应用说明

　　L64724的工作参数有直流和交流以及电容等参数。在通常情况下，各参数都不能用到极限情况，否则可能导致芯片的永久损坏。L64724的重要工作参数如表2所列。

　　由于该芯片的参数要求较高，因此，建议用户将直流供电电压VDD设置在3.14～3.47V之间，工作温度TA范围为0～70℃，机箱温度Tc为0～85℃。在TA=25℃，VIN=3.3V，频率为1MHz时，最好使用5pF垢电容作为输入电容CIN和输出电容COUT。

　　5 L64724的典型应用

　　L64724的使用，首先必须注意其内部或外部的各种接口，包括信道接口、信道时钟接口、信道数据输出接口、PLL接口、A/D接口、AGC/时钟控制接口、微控制器接口、控制信号接口等。其中信道接口（channel interface）用于从卫星调谐电路接收输入信号，信道时钟用来标示数据时钟，为上升沿触发。信道数据输出接口是L64724送出数据的通路。在译码器机顶盒的实现电路中，该接口一般应连接到复用器的输入口。微控制器接口用于将芯片与微控制器相连。控制信号接口用来控制L64724的工作。

　　L64724是一种可编程逻辑器件，我们可以通过对其接口和内部寄存器设置的改变来使其满足不同的需要。需时钟和输入数据是决定电路稳定性的关键。

　　5.1 数据和时钟控制方案

　　如图2所示，L64724中的输入时钟信号CLK可用来实现信道译码系统中的可能配置，它由外部晶振产生，同时由CLK通过内部锁相环PLL来产生采样时钟PCLK，以便用来驱动模数转换器（ADC）、解调器、前向纠错（FEC）等三个模块。PCLK最高可工作在90MHz左右。由晶振产生的CLK可作为PLL的基准时钟，一般在15～60MHz之间。控制时钟LCLK是PLL经CLK-DIV2分频得到的，即LCLK=CLK/CLK-DIV2。

　　5.2 L64724的应用电路

　　L64724是一种功能很全面的芯片，笔者在电路的应用过程中深深体会到了它优越灵活的性能。L64724主要用于卫星数字电视接收机实现电路，它是按欧洲的DVB标准中的卫星传输方案来设计的。用这种芯片可在接收机盒的设计中起到事半功倍的效果。图3所示是一种机顶盒设计的电路方案，它主要包含三部分，其核心部分是由L64724组成的卫星译码器，还有由L64008组成的将

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