本文介绍几种检查方法，分析了如何选择在SMT生产线放置AOI系统的位置。

　　我有一次早上闲看周六的纽约时报，没有希望去寻找什么重要的东西，后来我看见那篇头版文章“芯片进步预计将遇到一个大障碍”，收尾语是科学家看到小型化的极限(纽约时报，1999年10月9日)。我想，嘿，硅芯片工程师不是唯一可帮助保持摩尔定律生存的人。那些找到方法来收容和连接硅芯片与主板上其它芯片的工程师有巨大的机会来利用硅芯片的全部优势。在我深入讨论包装工程师可以做什么来缓和一些硅的性能之前，让我简单讨论一下摩尔定律的潜在问题。

　　人们已经惊奇多时，什么时候摩尔定律可能会碰壁呢。摩尔定律，虽然不是一个自然法则，取名于传奇的哥登.摩尔(Gordon Moore)，世界上最大的芯片制造商(我的前雇主)的共同创始人，这个定律令人惊讶地在过去40年保持正确。它叙述在一个硅晶片上的晶体管数量将每18个月翻倍。原始的定律叙述硅芯片的性能将每两年翻倍。后来改变为18个月，因为硅芯片技术的进步比摩尔博士原理所想的甚至更快了。象一个时钟一样每18个月翻倍硅芯片的性能，使得以越来越低的价格购买越来越高性能的计算机成为可能。计算机与服务器 - 大与小，是互联网的建筑材料。我们都可以认同，互联网改变了我们的生活 - 一些坏但大多数好。好或坏都不能逆转回去。

　　摩尔定律现在还保持正确，但其统治即将结束。这个观点不是由别人而正是由来自Intel的科学家 - 鲍尔.帕科曼(Paul Packman)所表达的。在1999年9月26日的《科学》上，帕科曼警告在几年内摩尔定律将终结，除非发生技术中某个基本的改变。该关注几乎成为现实，一旦我们进入0.10微米技术时代，因为迹线(trace)之间的绝缘原子不足以区分0与1(关或开)。在硅芯片中以如此超细的特性，电子可能击穿绝缘材料，因此引起不想要的短路(关或开)。现在硅芯片技术是在0.18微米(micron)。在一两年内，工业将进入0.13微米，并且再四年之内进入0.10微米。因此我们离小鸡的天空正在降落的情景并不太远。不只是帕科曼持有他的观点。来自IBM和其它公司的领先的科学家也加入他的行列。你也可以肯定，有人们正在工作去找出材料与工艺的问题来保持摩尔定律的生命力。因此有许多硅芯片工程师和工艺工程师正在作的事情，以防止电子隧道效益(electron tunneling)。在此同时，包装工程师可以做什么呢？

　　我们应该记住，我们没有完全使用现有硅芯片的性能。例如，当芯片设计者正在处理皮可秒(picosecond, 10-12)的硅芯片性能问题时，系统设计者还在苦苦挣扎主板上纳秒(nanosecond, 10-9)的性能问题。这个性能上1000倍的差距是由容纳硅芯片的包装所引起的 - 通常叫做包装的寄生现象。包装寄生现象是那些不希望有的引脚(包装外)和连接引线(包装内)的电感与电容，阻碍电子快速到达目的地。另外，主板上连接不同芯片包装的迹线把电子的速度降得甚至更低。因此，这里对元件包装、印刷电路板和印刷电路装配的工程师处在挑战。怎样改进包装和印刷电路性能来提高硅芯片的性能？

　　我们需要记住，包装完成一些非常重要的功能。例如，包装提供电源给芯片，保持芯片冷却。如果热量没有重复消散，较高的连接温度(硅芯片温度)将减慢电子速度。因此在某种方式上，包装可以使速度加快。如果包装不保持芯片冷却，计算机箱设计者不得不使用各类散热器和保持空气流通而又不给计算机产生噪音。包装也使主板上所有芯片的信号连接成为可能，以便电子都可以相互对流。在制造电路板中使用的材料类型(材料的介电系数)和用于连接的旁通孔尺寸与类型在硅芯片的性能中起重要作用。

　　为了达到最高的性能，我们不得不通过使用裸芯片来去掉包装。但是这对处理在主板上贴装裸芯片制造问题的工程师来说是不容易的。用作贴装裸芯片的术语是板上芯片(Chip on board)、装配芯片(flip chip)、和直接芯片安装(direct chip attach)。在这些术语中有一些本质的区别。板上芯片术语是在芯片或者引线直接焊接到板上或者使用带式自动焊接(TAB, tape automated bonding)的形式时使用的。可是，芯片和引线和TAB几乎象包装一样增加引线焊接电感系数。最高性能是在裸芯片直接倒装和焊接到下面的基板时达到的。在倒装芯片工艺中不涉及引线焊接或引脚。

--<印刷技术>